继续分享电工学基础第206期，二进制加法计数器定义扩展。它是用来累计时钟脉冲个数的时序逻辑部件，它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器，它不仅可以计数，还可以对CP脉冲分频以及构成时间分配器或者时序发生器，对数字系统进行定时、程序控制操作，除此之外，还能用它执行数字运算。在数字电路中，把记忆输入cp脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。

1、用D触发器几门电路设计一个1位十进制计数器

D触发器只能构成二进制数，对应的1位十进制数就是10019（00000）；所以需要四个D触发器来构成十进制计数器，如74LS175、375等等就是4D触发器芯片，也可以采用CD4013双D触发器芯片来构造电路。他们都有复位端，通过通过逻辑门电路检测1010出现时（就是这两个位是1时）产生复位信号，复位到0000。扩展资料：电子计算机自诞生以来，其工作原理一直采用二进制形式，在日常中人们习惯于使用十进制数，在与二进制计算机进行人机对话时，机内需要将十进制与二进制之间反复进行转换，造成其资源浪费。

2、数字电子技术逻辑电路设计题,如何用74LS161设计一个模值为3的计数器…

模为3，就是3进制计数器，就利用计数到3（即Q3Q2Q1Q00011）的状态产生一个复位信号，用Q1Q0的两个高电平经与非门74LS00输出复位信号。加到74LS161的MR（或叫CR）端，使计数器回0，实现改制。但3的状态是看不到的，最大数是2。下图就是借用的逻辑图，把Q3上导线改在Q1就行了。数码管别画，那是仿真用的。

3、如何用JK触发器设计计数器

按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1异步计数器一,异步二进制计数器1,异步二进制加法计数器分析图7.3.1由JK触发器组成的4位异步二进制加法计数器.分析方法:由逻辑图到波形图(所有JK触发器均构成为T/触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.2,

可视为(1)000011111;111111110,其余类推.注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.(2)CT74LS161的逻辑功能①0时异步清零.C00②1,0时同步并行置数.③1且CPTCPP1时,按照4位自然二进制码进行同步二进制计数.④1且CPT·CPP0时。